繼三星和臺積電之后，英特爾也開始2nm工藝上的突破。

近日，網(wǎng)絡(luò)上的一項(xiàng)專利，暗示了這家芯片巨頭或借助“堆疊叉片式”晶體管技術(shù)來延續(xù)摩爾定律，并且用于2nm及以下先進(jìn)制程的半導(dǎo)體工藝上。

該專利全稱“堆疊叉片式晶體管（stacked forksheet transistors）”技術(shù)。該專利并沒有提供太多的細(xì)節(jié)，而且英特爾也沒有提供PPA（功率性能面積）的改進(jìn)數(shù)據(jù)作為參考。

根據(jù)英特爾方面的介紹，“這項(xiàng)專利描述了納米帶晶體管和鍺薄膜的使用，后者將充當(dāng)電介質(zhì)隔離墻，在每個垂直堆疊的晶體管層中重復(fù)，最終取決于有多少個晶體管被相互堆疊在一起。這種新的晶體管設(shè)計最終可以實(shí)現(xiàn)3D和垂直堆疊的CMOS架構(gòu)，與目前最先進(jìn)的三柵極晶體管相比，該架構(gòu)允許增加晶體管的數(shù)量。”

簡單來說，這全新的結(jié)構(gòu)目的是為了進(jìn)一步縮小晶體管，同時在半導(dǎo)體堆疊時將特征尺寸最小化。在新的結(jié)構(gòu)下，PMOS和NMOS這兩種晶體管將更緊密地封裝到一起，而不會影響它們的運(yùn)行。如果一切順利，基礎(chǔ)CMOS器件的占地面積至少減半，從而讓集成電路的密度輕松翻倍。但正如前面所說，由于沒有提供更多細(xì)節(jié)，這種新結(jié)構(gòu)在制造復(fù)雜性上將面臨很大的挑戰(zhàn)。

近些年，面對AMD等競品的挑戰(zhàn)，英特爾方面也開始大動作不斷，先是推出口碑較好的12代Alder Lake處理器，緊接著又宣布重回芯片制造領(lǐng)域。此次推出新專利也是意圖在芯片代工領(lǐng)域有所收獲。

除了英特爾以外，臺積電與三星已經(jīng)在2nm工藝有所進(jìn)展，兩家芯片巨頭均希望使用nanosheet/nanowire（納米片/納米線）晶體管結(jié)構(gòu)取代目前主流的FinFET工藝。從晶體管模型來看，英特爾的結(jié)構(gòu)似乎可以容納更多的晶體管，但設(shè)計思路上其實(shí)大同小異——將半導(dǎo)體材料像積木一樣堆疊起來。

但并不是所有的專利都能夠成為實(shí)際的產(chǎn)品或制造技術(shù)，目前來看，英特爾這項(xiàng)專利想實(shí)現(xiàn)的難度還是過大。

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