一顆手機(jī)芯片，數(shù)千元？

一場關(guān)于2nm工藝的超精細(xì)（Ultra-Fine）制造競賽，在半導(dǎo)體行業(yè)開啟。

舞臺上的主角，是臺積電、三星和英特爾。

近日有媒體報道，晶圓代工巨頭臺積電已經(jīng)開啟了2nm試產(chǎn)的前置作業(yè)。其中在光刻計算方面，臺積電緊跟AI潮流，導(dǎo)入了英偉達(dá)DGX H100的AI系統(tǒng)輔助生產(chǎn)，用來提升試產(chǎn)效率，減少能源消耗。

如果一切順利，臺積電將于今年年底前試產(chǎn)1000塊2nm芯片，并在2025年實現(xiàn)大規(guī)模量產(chǎn)供應(yīng)。

與此同時，英特爾官方高調(diào)宣布，率先在代號為“Blue Sky Creek”產(chǎn)品級測試芯片上實現(xiàn)了背面供電技術(shù)，這項為摩爾定律續(xù)命的先進(jìn)技術(shù)，將在Intel 20A工藝（2nm）節(jié)點上正式落地。

至于三星電子，其主打的GAA工藝已經(jīng)在3nm節(jié)點上實現(xiàn)，在2nm工藝上將更加成熟。

這場半導(dǎo)體行業(yè)的內(nèi)卷，越來越離譜了。

芯片大廠秀技術(shù)，新工藝挑戰(zhàn)摩爾定律極限

為何芯片大廠們都這么著急2nm工藝？

簡單點來說，2nm節(jié)點可以算作開啟芯片制造的一個新時代，誰家技術(shù)好，自然吸引來的客戶就多。

這里不得不提2nm工藝的夸張——照臺積電的說法，要在指甲蓋大?。?00mm²）的芯片上安裝490億個晶體管，這聽上去就如同天方夜譚，但工程師們總能想出新辦法。

在臺積電的設(shè)想里，他們希望將晶體管像積木一樣堆疊起來，那么就能有效減少電路的占位面積，晶體管的密度或許就能翻倍。

這種工藝被稱作nanosheet/nanowire（納米片/納米線）晶體管結(jié)構(gòu)，早在2021年就被臺積電確定用在2nm節(jié)點。

我們可以用模型來描述這種結(jié)構(gòu)：在最早的Planar工藝下，半導(dǎo)體材料像一張2D平面的白紙；到了FinFET時代，這張白紙被折成了3D的形狀（鰭（Fin）形），縮小了閘長。而進(jìn)入堆疊時代，半導(dǎo)體材料像蓋樓一樣被堆疊起來，可以裝下更多晶體管。

除了解決晶體管密度問題以外，新工藝另一個目的是為了解決高溫以及漏電（leakage）現(xiàn)象。

在2nm節(jié)點，集成電路的線寬接近電子波長，精細(xì)程度幾乎達(dá)到了原子級別，理論上量子隧穿效應(yīng)已經(jīng)來到物理極限。在這種情況下，電子很容易通過隧穿效應(yīng)穿透絕緣層，使器件無法正常工作。

這樣的漏電不僅白白浪費了電能，還能引起芯片嚴(yán)重發(fā)熱，如果芯片設(shè)計商在設(shè)計環(huán)節(jié)繼續(xù)“翻車”，那么最終結(jié)果就是誕生出“火龍888”這樣高功耗的產(chǎn)品。

正是因為這樣的不確定性與各種悲觀，老邁的FinFET工藝已經(jīng)力不從心，被拋棄已經(jīng)是時間問題。

目前來看，臺積電采用的nanosheet、英特爾主導(dǎo)的nanowire以及三星采用的GAA工藝（Gate-All-Around，全環(huán)繞柵極晶體管），本質(zhì)上都是堆疊工藝。

那么堆疊工藝效果究竟如何？

以目前較為成熟的三星GAA工藝為例，按照三星的說法，同樣是7nm節(jié)點，GAA工藝可以將電壓下降至0.7V，并且能夠提升35%的性能、降低50%的功耗和45%的芯片面積，這還只是最初的實驗品，未來的量產(chǎn)型號將更加強(qiáng)悍。

圖 | GAA工藝下，工作電壓變化

而除了堆疊工藝外，類似英特爾還押注了背面供電技術(shù)（PowerVia）。

顧名思義，背面供電就是將芯片上的電源線轉(zhuǎn)移到晶圓空置的背面，雖然熱度不及chiplet、3D堆疊，但背面供電的優(yōu)勢卻十分明顯，可以大幅應(yīng)用硅片區(qū)域，同時電壓降低多達(dá)7倍。

對于“寸金寸土”的晶圓來說，這項技術(shù)確實吸引力夠大。

除了結(jié)構(gòu)以外，三家巨頭還在材料等方面帶來了各種奇思妙想的方案，其目的都是摩爾定律續(xù)命，為芯片發(fā)展繼續(xù)鋪路。

但無論哪種方案，這些所謂的下一代技術(shù)都需要真實的產(chǎn)品驗證，因此三家巨頭們都希望能第一個推出2nm工藝，及時搶占市場。

萬事俱備，只欠金錢

雖然這些技術(shù)都在實驗室實現(xiàn)了，但是距離量產(chǎn)還有數(shù)不清的困難。其中最大的障礙是：錢。

目前一顆最先進(jìn)的芯片，究竟有多貴？近日，Revegnus在推特賬號上曝光了臺積電晶圓及先進(jìn)制程芯片代工價的表單，詳細(xì)列出了各類制程工藝的代工報價。

從他發(fā)布的圖片來看，今年開始量產(chǎn)的3nm芯片，每片晶圓報價高達(dá)19865美元（約合14.1萬人民幣），相比5nm的13400美元，足足增長了42.9%。

圖源：半導(dǎo)體行業(yè)觀察

而這只是晶圓成本，算上掩膜、封裝、測試等后期環(huán)節(jié)，一塊芯片的身價可謂越來越高。

擺在芯片代工廠面前的不止有物理上的摩爾定律，不為人知的摩爾第二定律也開始凸顯出來：“新晶圓廠的成本每四年翻一番”。

按照臺積電的說法，新建5nm工廠將需要至少投資300億美元，以美國鳳凰城5nm工廠為例，在政府巨額補(bǔ)貼下，臺積電仍需投資120億美元，即便后期能靠海運降低成本，但后續(xù)依然需要不小開支。

除了技術(shù)突破和建廠，建造2nm的配套設(shè)施同樣價格不菲，比如光刻機(jī)、刻蝕機(jī)等等，例如一臺EUV光刻機(jī)的價格高達(dá)1.5億歐元，還不是有錢就能買到的。

此前，三星曾希望GAA工藝在3nm階段就打響名聲，但由于EUV光刻機(jī)的限制，芯片產(chǎn)能和速度都不夠快，因此只能做到每小時90片晶圓，而業(yè)內(nèi)期望速度至少每小時125片，最終在良品率和效率面前，GAA工藝量產(chǎn)計劃被迫推遲。

目前來看，除了三星、臺積電和英特爾三家廠商以外，其他廠商已經(jīng)很難承受先進(jìn)制程下的高額成本。在這種情況下，其他芯片廠已經(jīng)不存在進(jìn)軍2nm的可能性了。

這里就不得不提一下目前日本網(wǎng)紅半導(dǎo)體企業(yè)Rapidus公司——這家被稱作“半導(dǎo)體夢之隊”的新企業(yè)不僅有8家日本頂級企業(yè)合資打造，同時號稱已經(jīng)擁有了EUV光刻機(jī)。

但在最關(guān)鍵的資金上，這家公司卻依然等著日本政府的補(bǔ)貼——據(jù)介紹，光是2nm的技術(shù)，確立就需要2萬億日元，而籌備量產(chǎn)線還需要3萬億日元，此外在招聘半導(dǎo)體人才上，又需要一大筆資金。

而8家日企共同出資不過73億日元(約 3.76 億元人民幣)，即使加上日本政府提供的700億日元(約36.05 億元人民幣)補(bǔ)助金作為研發(fā)預(yù)算，這樣的數(shù)額遠(yuǎn)遠(yuǎn)不夠。

因此日本想彎道超車2nm工藝，幾乎是不可能的任務(wù)。

一場行為藝術(shù)

總的來說，2nm芯片的最終價格只會越來越高，對于消費者來說，這可不是什么好消息。

目前來看，手機(jī)、顯卡是先進(jìn)制程的主要應(yīng)用場景，而桌面級CPU、車機(jī)芯片等領(lǐng)域還在使用更為成熟的老工藝。

但這兩個行業(yè)恰恰處在下行周期，廠商們需要考慮如何提升銷量，搭載最先進(jìn)芯片的旗艦產(chǎn)品只是手段之一，想走量還是需要一些性價比產(chǎn)品。

至于頭顯會是未來2nm芯片的主力軍嗎？大概率也難承擔(dān)起如此高昂的成本。

因此在內(nèi)卷之下，2nm工藝不過是三巨頭的一次“行為藝術(shù)”罷了。

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